試験分析および装備活用支援

静電気サービス

ESDは、半導体製品の主な不良原因の一つで、電位が異なる二つの物体が接触して瞬間的に電荷が移動する現象です。人体はさまざまな方法で電荷を得たり失ったりしますが、広く知られているのは摩擦電気によってポジティブあるいはネガティブ状態になるということです。半導体装置が実際にESD現象を起こす色々な状況をモデル化して、各試験レベルによって製品のESD耐性(sensitivity)を幾つかのグレードに分けられています。(分類)

ESD Test Models - 1. Human Body Model, 2. Machine Model, 3. Charged Device Model

ESD要約

人体モデル(HBM)

上記で説明した通り、さまざまな方法で電荷を得たり失ったりしている状態の二つの物体を「半導体」と「人体」に仮定した試験です。人体特性を模して回路を構成して半導体にESD pulseを印加します。HBM分類レベルは 250 V ~ 8000 Vです。

マシンモデル(MM)

半導体製造工程中に装備やその他の金属が摩擦して電荷を充電したり、再び他の物体との接触によって行われるESD現象をモデル化したものです。MM分類レベルは 50 V ~ 400 V です。

CDM モデル

フィールド不良にもっとも近いメカニズムであると知られている試験です。パッケージに電荷を充電したり放電したりする方法を用いています。CDM分類レベルは 200 V ~ 1000 V です。

人体モデル(HBM)
人体モデル(HBM)
マシンモデル(MM)
マシンモデル(MM)
CDMモデル
CDMモデル

参考文献

  • JESD22 B110 “For Electrostatic Discharge Sensitivity Testing (HBM)”
  • AEC-Q100-002 “Human Body Model Electrostatic Discharge Test”
  • AEC Q101-001 “Human Body Model Electrostatic Discharge Test”
  • JESD22-A115 “Electrostatic Discharge (ESD) Sensitivity Testing Machine Model (MM)”
  • AEC-Q100-003 “Machine Model Electrostatic Discharge Test”
  • AEC-Q101-002 “Machine Model (MM) Electrostatic Discharge (ESD)Test”
  • JESD22-C101 “ Field-Induced Charged-Device Model Test Method for Electrostatic- Discharge-Withstand Thresholds of Microelectronic Components”
  • AEC-Q100-011 “Charged-Device Model (CDM) ) Electrostatic Discharge Test”
  • AEC-Q101-005 “Capacitive Discharge Model (CDM) Electrostatic Discharge Test”
ESD試験機– MK2
ESD試験機– MK2

ラッチアップは寄生サイリスタ(例:parasitic silicon controlled rectifier または SCR)が回路内部に発生し、“Turn ON”状態でたくさんの電流が漏れ続ける不良メカニズムです。回路によってはこのようなメカニズムで莫大な量の電流が流れる場合もあり、EOS(Electrical Overstress)によって永久的な損傷を招くこともあります。図の通り、PNP型とNPN型トランジスタを構成する4層 p-n-p-n 構造をSCRといいます。SCRは、正常の状態では「OFF」の状態になっていますが、異常電圧や異常電流によってゲートが「ON」になると、一方方向(アノードからカソードへと)に電流が流れます。一定レベルのholding levelにある限り、継続して電流導通が起こり、製品特性を低下させます。 図の通りに、T1のemitterが発動されて電流が流れると、T2のベース側へと電流が流れます。結果的にはT2にも電流が流れることで、T1のemitter-base接合に逆バイアスが起き、T2 Baseに過大な電流が流れ続けます。従って、T1とT2が飽和(saturated)となるレベルで循環(loop)構造が形成されます。 このようなラッチアップの予防には、設計そのものを最適化することが重要です。最近はラッチアップを減らせる設計ガイドラインも多く出回っていますが、ほとんどはダイオードを適所に配置することでラッチアップを減らすことができます。もちろん、デバイスが絶対定格電圧を超えないように構成するのも良い方法です。

回路上、意図してない設定によって装置機能に異常が起こる。
寄生サイリスタがラッチアップを起こす。

参考文献

  • JJESD22-78 “Latch-up”
Latch Up試験機と試験ソケットボード
Latch Up試験機と試験ソケットボード
電気的過負荷(EOS)は、半導体製品を故障させる主要原因中の一つで、半導体装置とシステム回路に過度な電磁信号や過電流が起こって致命的な結果を招くこともあります。EOS(1 マイクロ秒以上)は ESD(数ナノ秒程度)より長く持続されるので、半導体装置に広範囲な損傷を起こします。
EOS関連の故障分析のための事例研究
EOS関連の故障分析のための事例研究

EOS 認証試験

集積回路や電子部品がサージ(surge)に影響を与える場合は、それに対する一般的な許容基準を設定することができます。この試験では、最終試験の結果による各ピーンの組合と極性への最小保証レベルによってEOSのサージ別IC許容レベルが決定されます。

合成波形 試験回数
開路電壓(OCV) 短絡電流(SCC)

上昇:1.2㎲ ± 20%
持続時間:50㎲ ± 30%

上昇:8㎲ ± 20%
持続時間:20㎲ ± 30%
3回

EOS パルス仕様(IEC 61000-4-5)

EOS 再現試験

EOSによるフィールド不良を再現するために、優良標本に対して意図的にEOSによるフィールド不良を起こします。フィールド不良装置との比較による不良メカニズムを分析することで、EOSに対する製品の脆弱点を改善することができます。